- Регистрация
- 26.05.2022
- Сообщения
- 26 725
- Реакции
- 187
- Баллы
- 63
Описание:
Основы булевой алгебры и логические выражения и операторы. Основы цифровой схемотехники. Основы работы в среде разработки Intel Quartus Prime. Основы языков описания цифровых схем Verilog и VHDL.
Программа курса:
1) Булева алгебра. Основы. Представление чисел в бинарном виде, булевые функции, базовые теоремы, Упрощение термов, Карты Карно.
2) Основы цифровой схемотехники Схемы комбинаторной логики. Гонки в сигнальных цепях. Защелки, Триггеры, Регистры, Мультиплексоры, Таймеры
3) Проектирование устройств на ПЛИС Этапы проектирования. Знакомство со средой разработки Intel Quartus Prime. Контроль сложности проектов.
4) Основы языка VHDL Типы данных, Сигналы и переменные, Структурное представление проекта. Примеры реализации устройств на VHDL.
5) Основы языка Verilog Типы данных, операторы, иерархические структуры, примеры реализации устройств на Verilog.
6) Отладка в симуляторе ModelSIM. Основы работы с симулятором ModelSIM. Методология тестирования, Testbench-модули/
7) Система проектирования QSYS. Что такое IP-ядро. Основы работы в QSYS, собираем первый проект. Создание своего IP-ядра.
Продолжительность курса: 528 часов
Стоимость курса: Тариф Базовый 48900 рублей.
Продажник:
Основы булевой алгебры и логические выражения и операторы. Основы цифровой схемотехники. Основы работы в среде разработки Intel Quartus Prime. Основы языков описания цифровых схем Verilog и VHDL.
Программа курса:
1) Булева алгебра. Основы. Представление чисел в бинарном виде, булевые функции, базовые теоремы, Упрощение термов, Карты Карно.
2) Основы цифровой схемотехники Схемы комбинаторной логики. Гонки в сигнальных цепях. Защелки, Триггеры, Регистры, Мультиплексоры, Таймеры
3) Проектирование устройств на ПЛИС Этапы проектирования. Знакомство со средой разработки Intel Quartus Prime. Контроль сложности проектов.
4) Основы языка VHDL Типы данных, Сигналы и переменные, Структурное представление проекта. Примеры реализации устройств на VHDL.
5) Основы языка Verilog Типы данных, операторы, иерархические структуры, примеры реализации устройств на Verilog.
6) Отладка в симуляторе ModelSIM. Основы работы с симулятором ModelSIM. Методология тестирования, Testbench-модули/
7) Система проектирования QSYS. Что такое IP-ядро. Основы работы в QSYS, собираем первый проект. Создание своего IP-ядра.
Продолжительность курса: 528 часов
Стоимость курса: Тариф Базовый 48900 рублей.
Продажник:
